cas 2.5 oc => 2.0 vs mem cas 2.0

[jalves]

Desculpem bater na mesma tecla mas esta questão atormenta - me , se eu posso comprar 2X 256 mb de mem cas 2.5 e efectuar oc para correrem como se fossem de cas 2.0 , e com uma diferênça de preço que ronda os 100 € , será alguem me pode dar um bom motivo para o não fazer?, já agora é para aplicar numa a7n8x Deluxe.

Objecto de comparação:

2x 256MB DUAL CHANNEL DDR400 WINBOND CH5 COPPER

2x OCZ 256MB DDR PC-3500  DUAL CHANNEL  ENHANCED LATENCY SERIES (pack)


Obrigado.

[alfatek]

o único bom motivo é porque não irias conseguir overclockar para cas 2.0 memórias cas 2.5

[Asdrubal_psicóide]

A questão do OC de memória é um pouquinho melindrosa. Como o
Alfatek diz (e bem), não se pode OC memória CAS 2.5 para 2.0, na
maior parte dos casos...Mas existem factores que, dependendo do
teu h/w podem permitir realmente o OC, como a questão da carga
eléctrica - em muitas boards de qualidade, o design base associado
a uma característica intrínseca do chipset permite operar memória
C2.5 a 2.0, desde que apenas tenhas 1 DIMM por banco.

Nestas situações (1 DIMM por banco) é feito um "stop clock" aos sockets
fora de uso, colocando-os num modo semelhante ao da lógica "tri-state"
e que permite aceitar alguns "abusos", nomeadamente puxar o CAS de
2.5 para 2.0 - com mais corrente disponível, aumenta-se a robustez do
bus de memória (o efeito é semelhante ao acréscimo de tensão utilizado
para OC de memória em frequência).

[alfatek]

Resumindo...

Se o fabricante marca uma memória como cas 2.5 já é dificil de acreditar que ela se aguente em 2.5 quanto mais a 2.0

No entanto há sempre questões de sorte, ajustes de voltagem e outros parametros que se podem fazer mas no caso das latências de memórias não é nada comum (sublinhe-se nada comum!) memórias 2.5 aguentarem 2.0 a ddr400

[Asdrubal_psicóide]

Resumindo...

Se o fabricante marca uma memória como cas 2.5 já é dificil de acreditar que ela se aguente em 2.5 quanto mais a 2.0

E já vamos com sorte - abra-se excepção a memória de qualidade, mas
mesmo essa prega das suas...

No entanto há sempre questões de sorte, ajustes de voltagem e outros parametros que se podem fazer mas no caso das latências de memórias não é nada comum (sublinhe-se nada comum!) memórias 2.5 aguentarem 2.0 a ddr400

Com PC2700 é muito comum, nem que seja porque o standard JEDEC
já tem uns tempinhos e os processos de fabrico amadureceram....Agora
para PC3200 é preciso vento a favor e muita, muita sorte. De qualquer
forma o que sugeri não incluía ajuste de voltagens...apenas fala de uma
consequência de uma configuração particular - com ajuste de voltagens
às vezes fazem-se maravilhas (e, às vezes, também não )

Já agora, esqueci-me de dizer que tenho alguma experiência com as
OCZ que estão em comparação - são boas, e aguentam o CAS2 a 400
(e CAS 1 em alguns casos de boards ASUS, em modo single bank).
Valem o dinheiro - as Winbond (usadas em alguns DIMMs da TwinMOS)
são um bom valor para o dinheiro - mas a essas frequências não há
milagres.

[o_TAL]

Li recente/ um grande (e bom) artigo sobre memórias e parece que a CAS Latency é sobrestimada nas DDRs... Parece que, tirando algumas leituras aleatórias, o controlador pede o acesso à coluna antes de le ser necessário, retirando os ciclos atraso impostos pela CL. Resumindo, o artigo dizia que o factor CAS era o mais importante nas SDRAMs comuns (PC100 e PC133). Mas, nas DDRs o factor preponderante é o RAS (a latencia de linha). Não sei até que ponto é k o artigo era de confiança. Estava muito bem escrito e via-se que o tipo sabia do que estava a falar... mas foi a primeira vez k vi isso referido.... Se eu descobrir o raio da página faço aki o post. Se alguém souber do que eu estou a falar agradecia que deixassem o URL.

Abraços.

[Stu3s]

Estranho.
Ora bem o cpu acede primeiro à RAS e só depois à CAS, entao se bem percebi isso q artigo diz traduzindo para muidos é q nas DDR o RAS-to-CAS é menor q nas SDram antigas. Mas olha q n me parece os tempos tRS parecem ser identicos nas DDR e nas SDram, 2/3...
Alem disso :
"From a performance standpoint, therefore, the most important of the three timing parameters is the CAS delay. Since this is important, I'll rephrase it one more time: most of the time, data that belong together are stored in contiguous blocks within the same row. In turn, this means that for consecutive single word or burst reads, only the new column address needs to be specified which which is then accessed by the column address strobe (CAS)"
e
"The tRP latency is of minor importance since the precharge can start as soon as the 3rd word of a burst write is being output and, thus the latency is masked. "

Mas eu nem estou muito dentro disto, são assuntos demasiado técnicos para alguem q estuda eng. Civil
Alguem mais informado q esplique isto melhor, agora tb estou curioso

[Asdrubal_psicóide]

Estranho.
Ora bem o cpu acede primeiro à RAS e só depois à CAS, entao se bem percebi isso q artigo diz traduzindo para muidos é q nas DDR o RAS-to-CAS é menor q nas SDram antigas. Mas olha q n me parece os tempos tRS parecem ser identicos nas DDR e nas SDram, 2/3...
Alem disso :
"From a performance standpoint, therefore, the most important of the three timing parameters is the CAS delay. Since this is important, I'll rephrase it one more time: most of the time, data that belong together are stored in contiguous blocks within the same row. In turn, this means that for consecutive single word or burst reads, only the new column address needs to be specified which which is then accessed by the column address strobe (CAS)"
e
"The tRP latency is of minor importance since the precharge can start as soon as the 3rd word of a burst write is being output and, thus the latency is masked. "

Mas eu nem estou muito dentro disto, são assuntos demasiado técnicos para alguem q estuda eng. Civil
Alguem mais informado q esplique isto melhor, agora tb estou curioso

No bus de endereços, é primeiro colocada a linha e depois a coluna - isso está correcto. Mas nas DDR SDRAMs, quase tão importante que o CAS, são o RAS-to-CAS e o tRP. Se pensarem bem faz sentido:

-em acessos sequenciais (bloco), o que o stu3s cita faz sentido - se bem que no caso citado a importância da CAS não seja assim tão grande graças aos mecanismos de read-ahead e prefetching que diluem a sua importância. Isto não significa que afinar o CAS para um valor baixo não faça diferença, antes pelo contrário - muitas vezes o resultado está longe de ser negligenciável, sem ser espectacular...

-em acessos aleatórios, o RAS-to-CAS (tRCD/Clock - tempo necessário de repouso após selecção de linha, para que se possa seleccionar coluna) e o tRP (tempo de repouso entre asserções consecutivas de RAS) são de importância cabal, porque num acesso de padrão realmente aperiódico/aleatório (onde não há prefetch que nos valha, nem read-ahead) pesam quase tanto como o CAS. Afinar estes parâmetros dá muitas vezes resultados interessantes nas benchmarks apesar de, em última instância, ficarem longe do supreendente quando utilizamos a máquina em tarefas normais - no mundo real, onde o I/O não segue na maior parte das vezes os padrões diabólicos das bechmarks sintéticas o certo é que a diferença acaba por não se notar, ou surge de forma mais ou menos subtil.

Conclusão: CAS faz diferença sim senhor, mas se querem observar diferenças assinaláveis nas vossas bmarks a regra de senso comum mantém-se, sustentada pela forma como as coisas funcionam - reduzir CAS, RAS-to-CAS, Active to Precharge e tRP (RAS Precharge) dá o melhor resultado possível em termos percentuais (o SDRAM command cycle é negligenciável - seja por onde der muitas vezes nem se nota diferença alguma).
--A_p

[o_TAL]

Obrigado Asdrubal. Eu tento manter-me informado, mas a cabeça n dá para tudo.... ficou no entanto a intenção...
Acho que o que li foi semelhante ao que disseste se bem que davam uma enfase mais definida a cada um dos vários tipos de latencias. Penso qe o tRCD era mm o mais importante. Mais uma vez afirmo que n sei até k ponto o artigo era de confiança mas parecia muito bem escrito e fundamentado.

Abraços